硬件工程师笔试题

啊南 2954阅读 2020.03.20

【导语】: 硬件工程师是一个对专业性要求较高的职位,因此,很多公司在招聘硬件工程师时会设置笔试题来筛选求职者。硬件工程师笔试题都有哪些题型呢?小编整理了一些硬件工程师的笔试题供大家参考。

硬件工程师笔试选择题

1、离散的,不连续的信号,称为(        )。
A.模拟信号         B.数字信号  
2、组合逻辑电路通常由(       )组合而成。
A.门电路           B.触发器       C.计数器  
3、8线—3线优先编码器的输入为I0—I7 ,当优先级别最高的I7有效时,其输出012YYY的值是(         )。
A.111       B.010     C.000     D.101  
4、十六路数据选择器的地址输入(选择控制)端有(        )个。
A.16        B.2       C.4       D.8  
5、一位8421BCD码译码器的数据输入线与译码输出线的组合是(       )。
A.4:6       B.1:10     C.4:10    D.2:4  
6、4.已知某存储芯的地址线为12根,则此存储器的容量至少为(      )。
A. 8KB           B. 4KB    C. 2KB           D. 1KB 
7、已知下图(EDP070225),输入为周期2μs的对称方波,若要在输出端仍得到与输出近似的对称方波,则RC的乘积应(      )。
A. RC<<1μs    B. RC>>1μs C. RC=2μs    D. RC=3~5μs   
8、6.共阴极七段数码管LED,显示数字8的16进制代码为(      )。
A. 3F            B.7F    C.06             D. 4F 
9、在色环(带)标识的电阻体上,棕色代表数字:(      )   。
A.1     B.3     C.2     D.5 
10、为了提高放大器的输入电阻,并稳定放大器的输出电压,应采用的反馈方式是:(      )   。
A.电压串联负反馈            B.电压并联负反馈    C.电流串联负反馈            D.电流并联负反馈

硬件工程师笔试判断题

1.TTL或非门多余输入端可以接高电平。(       )  
2.寄存器属于组合逻辑电路。(        )  
3.555定时器可以构成多谐振荡器、单稳态触发器、施密特触发器。(         )  
4.石英晶体振荡器的振荡频率取决于石英晶体的固有频率。(        )  
5.PLA的与阵列和或阵列均可编程。(         )  
6.八路数据分配器的地址输入(选择控制)端有8个。(        )  
7.关门电平UOFF是允许的最大输入高电平。(       )  
8.最常见的单片集成DAC属于倒T型电阻网络DAC。(       ) 
9.为了减少滤波电容的等效串联电阻,经常会把多个电容串联使用。(     ) 
10.功率因数=有功功率/(有功功率+无功功率)。(      ) 

硬件工程师笔试填空题

1、在共e、共b、共c三类放大器中,输出阻抗最低的是  共C  放大器,输入阻抗最低者是 共B 放大器。
2、在各类负反馈放大电路中,能稳定输出电压的是   电压   负反馈放大器,能提高输入阻抗的是 串联     负反馈放大器。
3、理想运算放大器的输入电阻为  无穷     ,输入电流为  0   
4、模拟示波器中,若输入信号幅值过大,则探头衰减器开关应置于    X10    位置,若要使所示波形的个数由多至少,应调节 Time/Div           旋钮。
5、用逻辑代数化简下式:A+AB=  ,A+B+1=  1   。

硬件工程师笔试主观题

1、什么是 Setup和 Hold 时间?
答:Setup/Hold Time 用于测试芯片对输入信号和时钟信号之间的时间要求。建立时间 (Setup  Time)是指触发器的时钟信号上升沿到来以前,数据能够保持稳 定不变的时间。输入数据信号应提前时钟上升沿 (如上升沿有效)T 时间到达芯片,这个 T就是建立时间通常所说的 SetupTime。如不满足 Setup Time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿到来时,数据才能被打入 触发器。保持时间(Hold Time)是指触发器的时钟信号上升沿到来以后,数据保持稳定不变的时间。如果 Hold Time 不够,数据同样不能被打入触发器。
2、什么是竞争与冒险现象?怎样判断?如何消除?
答:在组合逻辑电路中,由于门电路的输入信号经过的通路不尽相同,所产生的延时也就会不同,从而导致到达该门的时间不一致,我们把这种现象叫做竞争。由于竞争而在电路输出端可能产生尖峰脉冲或毛刺的现象叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。
3、什么是同步逻辑和异步逻辑?同步电路与异步电路有何区别?
答:同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系 .电路设计可分类为同步电路设计和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作 ,而异步电路不使用时钟脉冲做同步,其子系统是使用特殊的 “开始”和“完成”信号使之同步。异步电路具有下列优点:无时钟歪斜问题、 低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性。
4、你知道那些常用逻辑电平?TTL 与 COMS 电平可以直接互连吗?
答:常用的电平标准,低速的有 RS232、RS485 、RS422、 TTL、CMOS 、LVTTL、 LVCMOS、ECL 、ECL、 LVPECL 等,高速的有 LVDS、 GTL、PGTL 、 CML、 HSTL、SSTL 等。
一般说来, CMOS 电平比 TTL 电平有着更高的噪声容限。如果不考虑速度 和性能,一般 TTL 与 CMOS 器件可以互换。但是需要注意有时候负载效应可能引起电路工作不正常,因为有些 TTL 电路需要下一级的输入阻抗作为负载才能 正常工作。
5、你所知道的可编程逻辑器件有哪些?
答:ROM(只读存储器)、 PLA(可编程逻辑阵列)、 FPLA(现场可编程逻辑阵列)、 PAL(可编程阵列逻辑)GAL(通用阵列逻辑 ),EPLD( 可擦除的可编程逻辑器件 )、 FPGA( 现场可编程门阵列 )、CPLD( 复杂可编程逻辑器件 )等 ,其中 ROM、 FPLA、 PAL 、GAL、 EPLD 是出现较早的可编程逻辑器件, 而 FPGA 和 CPLD 是当今最流行的两类可编程逻辑器件。FPGA 是基于查找表结构的,而 CPLD 是基于乘积项结构的。

硬件工程师笔试复习资料

硬件工程师书籍推荐:

《电工学简明教程(第三版)》
作者:秦曾煌,姜三勇编 高等教育出版社出版
本书是普通高等教育“十一五”规划教材,如果你对最底层的物理学有足够深入的了解,会大大增进你对分立电子元件的认识。比如对电阻率、电磁感应的认识能够帮助你理解为何简简单单的一根导线都要衍伸出杂散电容电感这么多乱七八糟的问题,到底什么时候要当作等势体去看待,什么时候要考虑它的位置和形状。

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