职责描述：1.参与最新工艺下芯片前端 Design Flow等相关 IC Integration整合工作2参与SOC/ Sub- System层级架构规划,设计规则检查 Synthesis,LEC,Timing Sign-off,Timing ECO, Low Power Check等工作3协助后端APR工程师解决SOC在 Physical Implementation过程到的问题
任职要求
：1.微电子·计算机、电子工程·通信等相关领域·本科优秀者或硕士及以上学历,两年或以上ASIC领域工作经验2.熟悉 Verilog·熟悉ASIC前端设计流程,具备扎实的数字电路理论基础和动手能力以及创新能力3熟悉脚本语言开发: Makefile/Tcl/Perl/Python等4.具备良好的英文交流技巧和 Presentation经验5.具备认真细致的工作态度·对技术充满好奇心·勇于承担责任

联系人：贺女士

上班地址：-湖北-武汉-武汉-洪山区-光谷软件园A1(软件园东路)